| Обозначение | IEC 62142(2005) |
| Заглавие на русском языке | Логический синтез на уровне регистровых передач |
| Заглавие на английском языке | Verilog (R) register transfer level synthesis |
| МКС | 25.040 |
| Вид стандарта | ST |
| Дата опубликования | 07.07.2005 |
| Язык оригинала | английский |
| Количество страниц оригинала | 112 |
| ТК – разработчик стандарта | TC 93 |
| Номер издания | 1.0 |
| Статус | Отменен |
| Код цены | |
 |